轉職找工作推薦

  • 數位IC驗證工程師M1
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： Digital design verification, including direct test simulation, random test simulation and coverage report. 應徵條件： 1. 學士以上; 電機工程、電控工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 2. 具3年以上數位設計、驗證或 CAD 相關經驗者為佳。
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    • 瑞昱半導體股份有限公司-使用1111轉職專區 https://central1111.com.tw/turn/
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  • SoC實體設計工程師P1
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)
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  • SOC數位IC驗證副理/經理(DV)
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 Key qualifications: 1. MS degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch 7. Hands on working experience on unit/block/full-chip level verification 8. Good communication skill 9. Leadership/management experience is a plus. Job descriptions: 1. Plan the verification strategy for SOC projects 2. Hands-on verification task of some of the units 3. Work closely with the design teams. 4. Drive the verification team, problem-solving on day-to-day works 5. Provide the measurable metrics for project leads and upper management. 6. Bug/coverage trend identification. Foresee the possible issues and plan for them. (MD17C0031)
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  • SOC 數位IC驗證工程師/資深工程師(DV)
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)
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  • 數位IC設計工程師R1
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： 1. HS design verification. 2. 開發 USB3.2及 PCIe4.0 3. DV協助 HS & RFC. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、自動控制、通訊工程相關科系畢業為主。 2. 具 HS/SERDES/DSP相關電路設計經驗者尤佳。 3. 具 design verification經驗者尤佳。
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  • Technology solutions engineer
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： 1.雲端M365、AAD、Exchange、SPAM、MIP、MFA系統規劃及整合經驗 2.帳號整合AD Tier Model、Tenant Migration、Storage、Fileserver 3.電腦組態、自動腳本、出機流程、修補更新、資訊資產管理、CCM、GPO、PowerShell、Python、WSUS 4.虛擬化(Citrix、Horizon、NSX、Hyper-V)平台管理與維運 5.雲端話務應用、視訊、資通安全、MDR.等相關計劃與執行經驗 6.跨國企業經驗、良好溝通協調能力、勇於嘗試挑戰、接觸新知與運用 7.導入大型專案、能充分團隊協作、自動化機制、稽核經驗 應徵條件： 1.學士以上，不拘相關科系 2.熟悉CCM、GPO、PowerShell、Python、M365、AAD、Exchange、MIP、Citrix、VMware、SIEM 3.熟悉大型系統架構、數據中心、微分段框架、儲存系統、伺服器機房管理者為佳 4. 具1年以上企業大型系統規劃經驗、責任感和團隊意識、自我激勵具服務熱忱、相關證照 相關經驗者為佳
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  • 數位IC設計工程師C6
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： 1.AP/Router SoC & Platform development, Network & Peripheral IP design 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子相關科系畢業為主 2. 具3年以上數位IC 相關經驗者為佳。 (MD1720006)
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  • 數位IC驗證工程師P1
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： Design verification, UVM 應徵條件： 1. 大學以上；電機、電機與控制、資訊科學、自動控制、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 具3~5年design verification 相關經驗者為佳。 (MD1680021)
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  • SoC實體設計工程師(新竹)
  • 企業名 瑞昱半導體股份有限公司
  • 工作地點 新竹市東區
  • 薪資 面議（經常性薪資達4萬元或以上）40000~40000元
  • 工作內容 工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。
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